【科普】芯片工艺的”7nm” 、”5nm”到底指什么

来源：eyesharp

近几年，芯片产业越来越火热，一些行业内的术语大家也听得比较多了。那么工艺节点、制程是什么，"7nm"、"5nm" 又是指什么？

1. 摩尔定律

1965 年，英特尔公司（Intel）的创始人之一的戈登·摩尔应邀为《电子学》杂志 35 周年专刊写了一篇观察评论报告，题目是：“让集成电路填满更多的元件”。在摩尔开始绘制数据时，发现了一个惊人的趋势：每个新芯片大体上包含其前任两倍的容量，每个芯片的产生都是在前一个芯片产生后的 18-24 个月内。如果这个趋势继续，计算能力相对于时间周期将呈指数式的上升。
即著名的摩尔定律，归纳起来主要有 3 种版本：
1、集成电路芯片上所集成的电路的数目，每隔 18 个月就翻一番

2、微处理器的性能每隔 18 个月提高一倍，而价格下降一半
3、用一美元所能买到的计算机性能，每隔 18 个月翻两番
摩尔定律并不是一个物理或数学定律，只是一个总结。
根据摩尔定律，每隔 18 个月，芯片规模不变的情况下，芯片面积是原来的二分之一。假设新工艺的良率和成本与原来一致，理论上来说，相同的晶圆，芯片的产量翻倍，成本减半。而且采用新工艺的芯片，性能、功耗、面积都更优。

制程一般按照“数字 +nm”的表达形式，在早期，制程节点命名与晶体管的 Gate Length 和 Half-pitch Size 有关。
首先对于二极管和由 Metal Wire 组成的集成电路，Gate Length 表示二极管 Gate 极的宽度，而 Half-pitch Size 代表的是芯片内部互联线间距离的一半，也即光刻间距的一半。
总的来说，制程节点越小意味着晶体管越小、速度越快、能耗表现越好。
为什么台积电、三星都有 10nm,7nm,5nm 这些制程节点呢，这些节点是否有一定的规律？
首先回到摩尔定律，下一代工艺的芯片面积是上一代的一半。
假设按照正方形来计算，设两代工艺的晶体管尺寸分别为 x，y。可得

可知下一代工艺晶体管的尺寸基本上是上一代工艺的 0.7。
下图是目前主流制程节点的半导体制造厂商情况，从 180nm 开始算，基本上符合这种数学关系，这就是摩尔定律的伟大之处，几十年前总结的规律和现在的芯片制程几乎吻合。

目前台积电和三星最先进的工艺节点是 5nm, 那么可以推算出接下来的工艺就是 3nm，2nm，1nm。
2. 优化再优化
但是上图中有几个数字很显得与众不同，就是 40nm、28nm、20nm、14nm。这涉及到芯片制造厂的常用手段——shrink。
芯片工艺的研发需要很大的成本，尤其是芯片制程的不断缩小，研发成本可以用恐怖来形容，比如研发 28nm 工艺，需要耗费 5130 万美元；而到了 7nm 节点，费用将提升到 2.97 亿美元。
如果说可以在当前工艺节点上持续优化，能最大程度地利用原有投入成本。
Shrink 本质上就是利用 MASK 等比例缩小晶体管的尺寸，再通过一些方式修修补补，使其仍然能够正常工作。
这些 shrink 后的工艺节点，也被人称为半节点。目前 shrink 大约可以把晶体管尺寸缩小为原来的 0.9。
那么 40nm 就是 45nm shrink 后的半节点（它们可认为是同一工艺节点，只是厂家进行了优化），以此类推。
优化后的半节点更成熟，优势更多，慢慢厂家就主推这些半节点了。所以 14nm 要比 16nm 更多地出现我们的视野中。
3. 我们被“骗”了
但是，一个原子直径大约为 0.1nm，那么现在的 5nm 工艺岂不是只有 50 个原子的长度，是否有些夸张了。
在前面说过制程节点与晶体管的 Gate Length 和 Half-pitch Size 有关，实际上到了 28nm 以下，由于采用 finfet 这些新技术，两者基本就匹配不上了。
在摩尔定律提出的前三十年，新工艺制程的研发并不困难，但随着特征尺寸越来越接近宏观物理和量子物理的边界，现在高级工艺制程的研发越来越困难，研发成本也越来越高。
如果工艺制程继续按照摩尔定律所说的以指数级的速度缩小特征尺寸，会遇到两个阻碍，首先是经济学的阻碍，其次是物理学的阻碍。
经济学的阻碍是，随着特征尺寸缩小，由于工艺的复杂性设计规则的复杂度迅速增大，导致芯片的成本迅速上升。至于物理学的障碍主要来源于量子效应和光刻精度。几十个原子那么厚，会产生诸多量子效应，导致晶体管的特性难以控制。
如果保持节点名称和实际特征尺寸同步，会如下图红线所示，在 2015 年，芯片工艺的实际尺寸就会达到 1nm。


但目前的工艺曲线和蓝线更符合。
那也就是说摩尔定律早就失效了？事实上摩尔定律在不停地维护和修正，主要由 ITRS（International Technology Roadmap for Semiconductor）来制定来讨论合适的制程发展速度。ITRS 制定了一个节点介绍的总体路线图以及这些节点将针对的功能尺寸，这个路线图为芯片制造行业的上下游（光刻设备厂家、刻蚀设备厂家、材料厂家、大学和研究机构等）提供导引作用 。
通过修正，工艺节点和晶体管尺寸并不是完全一致了。
4. 营销还是营销

所以现在的 7nm、5nm 就是个数字，仅此而已，和技术实际没啥联系。
总的来说，这就是一种芯片制造行业面向大众一种默认“营销”手段。
早年间英特尔还是比较坚持初心的，将名称和制程尽可能联系起来（但也没有完全遵循尺寸模型），所以就有了“14nm+++”挤牙膏传说。
英特尔说了，大家不要瞎扯，什么 7nm、5nm 的，我们直接看单位面积的晶体管数量。也就是下面的公式

虽然英特尔的 10nm 和台积电的 7nm 看起来是两代，但晶体管密度基本一样，如下图。

但是这对消费者来说太复杂了，怎么能有 5nm、3nm 宣传效果好呢。

台积电 7nm、5nm 口号喊得十分响亮啊，眼看要领先英特尔 10nm“两三代”工艺了。再加上近两年采用了台积电工艺的 AMD 处理器（除晶体管密度外，还有其他的一些关键参数决定了一款处理器的性能）让广大消费者喊出了“AMD，YES！”。
英特尔也慢慢坐不住了，去年就改变了自家的命名规则，直接宣称 4 年内进入“埃米”时代（，比小更小）。


摩尔定律通过修正依旧在发挥作用，但工艺制程的更新换代越来越慢了。
据说明年苹果的 A17 芯片将采用台积电的 3nm 工艺，但现在我们知道 3nm 仅仅就是个代号，比现在 5nm 技术更新了一代，和数字上的 3nm 没什么关系了。

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